数字逻辑
102109 数字逻辑
（注：由于数字逻辑和数字逻辑实验实则一体，因此暂无 100623 一说）
一、总述
1. 教材
- 数字逻辑（第六版 · 立体化教材）白中英 谢松云 科学出版社 ISBN: 9787030369093
- 数字逻辑与组成原理实践教程 张冬冬 王力生 郭玉臣 清华大学出版社 ISBN: 9787302488347
2. 作业
作业共分为三种类型：
- 纸面作业
- 编程作业
- 大作业
纸面作业一般是教材当中的课后习题，有时是 PPT 中的例题。不一定每次上课都会布置纸面作业。
一次纸面作业题目不多，给的时间很足，一般是下一周晚上上实验课的时候交。
除了课后的纸面作业，课上还可能用时间做一些随堂测评。随堂测评基本只有签到作用，答案正误无伤大雅。
编程作业使用 verilog 语言，会给实验课的时间做，但或许还需要自己投入时间。作业一共有 30 个。
（数量虽然多，但是不少作业间可共用）
提交与迟交，效果如下所示：
大作业需要使用外设。外设将在 11 月初到 11 月末间开放领取。
大作业在实验课和理论课均有占比，且占比较重。
大作业有申优选项。但申优与 理论课、实践课 拿优关系并不大。申优意味着，只是在 “大作业” 这个条目中，可以获得 90 以上的分数。
但理论课还有考试、作业、签到占比，实践课也还有平时作业和实验课签到占比。因此不申优也有可能拿优，尤其是实践课。
3. 考试
考试题目大多数出自教材配套习题册（数字逻辑习题解析与实验教程（第 6 版）ISBN: 9787030371621）中的习题。熟背所有习题（尤其是填空题）后，没有任何问题。
考试尽管占比较轻，但不可忽视。
二、任课教师
1. 04171 Qin
曾为数强数字逻辑。也是系统结构的老师之一。
cd .. ls make
2. 09049 Zhang
要求较严。 对数字逻辑这门课感兴趣的同学，可在 Zhang 老师这里报名两年一次的 全国大学生电子设计大赛嵌入式系统专题邀请赛（获奖可于 4m3 上加分）。
3. 99783 Guo
正常。
文件列表
- 102109_数字逻辑
- doc
- 网站使用
- 课程相关
- 软件安装使用
- 部件模块使用
- 外围模块1.jpg
- 外围模块2.jpg
- 外围部件型号.jpg
- 键盘鼠标.jpg
- DHT22 Temperature-Humidity Sensor
- SN65HVD230 CAN Board
- Color Sensor
- Rotation Sensor
- VS1003B MP3 Board
- PCF8591 AD DA Board
- L3G4200D Board
- OV2640 Camera Board
- Sound Sensor
- 0.95inch RGB OLED (A)
- N4_DDR
- 04.Tools
- 01.UCF
- Nexys4DDR_Master_ucf
- 01.UCF
- 06.Materials
- readme.txt
- Nexys4_EDK_lab
- Nexys4嵌入式接口实验大纲.pdf
- lab_source
- lab4
- lab8
- lab5
- lab2
- lab12
- lab9
- lab11
- lab6
- lab10
- helloworld.c
- user_menu.h
- user_tool_vga.h
- drivers
- ip_vga_v1_00_a
- ip_vga_v1_00_a
- devl
- README.txt
- create.cip
- ipwiz.log
- ipwiz.opt
- synthesis
- projnav
- hdl
- verilog
- vhdl
- data
- devl
- lab13
- 05.Demos
- Nexys4DDRUserDemo
- Readme.txt
- source
- Nexys4DdrUserDemo_Ise_project
- ADXL362Ctrl.vhd
- AccelArithmetics.vhd
- AccelDisplay.vhd
- AccelerometerCtl.vhd
- AudioDemo.vhd
- Dbncr.vhd
- FPGAMonitor.vhd
- LedBar.vhd
- LocalRst.vhd
- LogoDisplay.vhd
- MicDisplay.vhd
- MouseCtl.vhd
- MouseDisplay.vhd
- Nexys4DdrUserDemo.ucf
- Nexys4DdrUserDemo.vhd
- Nexys4DdrUserDemoSrc.gise
- Nexys4DdrUserDemoSrc.xise
- Nexys4DdrUserDemo_bitgen.xwbt
- Nexys4DdrUserDemo_summary.html
- Nexys4_Overlay.bmp
- Nexys4_all.bmp
- Nexys4_all.coe
- OverlayCtl.vhd
- PdmDes.vhd
- PdmSer.vhd
- Ps2Interface.vhd
- Pwm.vhd
- Ram2Ddr.vhd
- RamCntrl.vhd
- RgbLed.vhd
- RgbLedDisplay.vhd
- SPI_If.vhd
- TWICtl.vhd
- TempDisplay.vhd
- TempSensorCtl.vhd
- Vga.vhd
- overlay_bram.ngc
- par_usage_statistics.html
- sSegDemo.vhd
- sSegDisplay.vhd
- ipcore_dir
- ClkGen.asy
- ClkGen.gise
- ClkGen.ncf
- ClkGen.sym
- ClkGen.ucf
- ClkGen.vhd
- ClkGen.vho
- ClkGen.xco
- ClkGen.xdc
- ClkGen.xise
- ClkGen_flist.txt
- ClkGen_xmdf.tcl
- PxlClkGen.asy
- PxlClkGen.gise
- PxlClkGen.ncf
- PxlClkGen.sym
- PxlClkGen.ucf
- PxlClkGen.vhd
- PxlClkGen.vho
- PxlClkGen.xco
- PxlClkGen.xdc
- PxlClkGen.xise
- PxlClkGen_flist.txt
- PxlClkGen_xmdf.tcl
- Square_Root.asy
- Square_Root.gise
- Square_Root.ncf
- Square_Root.ngc
- Square_Root.sym
- Square_Root.vhd
- Square_Root.vho
- Square_Root.xco
- Square_Root.xise
- Square_Root_flist.txt
- Square_Root_readme.txt
- Square_Root_xmdf.tcl
- coregen.cgp
- ddr.gise
- ddr.ncf
- ddr.veo
- ddr.xco
- ddr.xise
- ddr_flist.txt
- ddr_readme.txt
- ddr_xmdf.tcl
- gen_ClkGen.tcl
- gen_PxlClkGen.tcl
- gen_Square_Root.tcl
- gen_ddr.tcl
- tmp
- ClkGen
- clk_wiz_v3_6_readme.txt
- example_design
- doc
- simulation
- ClkGen_tb.vhd
- timing
- functional
- implement
- PxlClkGen
- clk_wiz_v3_6_readme.txt
- example_design
- doc
- simulation
- PxlClkGen_tb.vhd
- timing
- functional
- implement
- ddr
- datasheet.txt
- ddr.csv
- mig.prj
- docs
- example_design
- log.txt
- rtl
- example_top.vhd
- traffic_gen
- mig_7series_v1_9_afifo.v
- mig_7series_v1_9_cmd_gen.v
- mig_7series_v1_9_cmd_prbs_gen.v
- mig_7series_v1_9_data_prbs_gen.v
- mig_7series_v1_9_init_mem_pattern_ctr.v
- mig_7series_v1_9_memc_flow_vcontrol.v
- mig_7series_v1_9_memc_traffic_gen.v
- mig_7series_v1_9_rd_data_gen.v
- mig_7series_v1_9_read_data_path.v
- mig_7series_v1_9_read_posted_fifo.v
- mig_7series_v1_9_s7ven_data_gen.v
- mig_7series_v1_9_tg_prbs_gen.v
- mig_7series_v1_9_tg_status.v
- mig_7series_v1_9_traffic_gen_top.v
- mig_7series_v1_9_vio_init_pattern_bram.v
- mig_7series_v1_9_wr_data_gen.v
- mig_7series_v1_9_write_data_path.v
- synth
- par
- sim
- user_design
- log.txt
- rtl
- ddr.vhd
- ip_top
- ecc
- ui
- phy
- mig_7series_v1_9_ddr_byte_group_io.v
- mig_7series_v1_9_ddr_byte_lane.v
- mig_7series_v1_9_ddr_calib_top.v
- mig_7series_v1_9_ddr_if_post_fifo.v
- mig_7series_v1_9_ddr_mc_phy.v
- mig_7series_v1_9_ddr_mc_phy_wrapper.v
- mig_7series_v1_9_ddr_of_pre_fifo.v
- mig_7series_v1_9_ddr_phy_4lanes.v
- mig_7series_v1_9_ddr_phy_dqs_found_cal.v
- mig_7series_v1_9_ddr_phy_dqs_found_cal_hr.v
- mig_7series_v1_9_ddr_phy_init.v
- mig_7series_v1_9_ddr_phy_oclkdelay_cal.v
- mig_7series_v1_9_ddr_phy_prbs_rdlvl.v
- mig_7series_v1_9_ddr_phy_rdlvl.v
- mig_7series_v1_9_ddr_phy_tempmon.v
- mig_7series_v1_9_ddr_phy_top.vhd
- mig_7series_v1_9_ddr_phy_wrcal.v
- mig_7series_v1_9_ddr_phy_wrlvl_off_delay.v
- mig_7series_v1_9_ddr_prbs_gen.v
- controller
- mig_7series_v1_9_arb_mux.v
- mig_7series_v1_9_arb_row_col.v
- mig_7series_v1_9_arb_select.v
- mig_7series_v1_9_bank_cntrl.v
- mig_7series_v1_9_bank_common.v
- mig_7series_v1_9_bank_compare.v
- mig_7series_v1_9_bank_mach.v
- mig_7series_v1_9_bank_queue.v
- mig_7series_v1_9_bank_state.v
- mig_7series_v1_9_col_mach.v
- mig_7series_v1_9_mc.v
- mig_7series_v1_9_rank_cntrl.v
- mig_7series_v1_9_rank_common.v
- mig_7series_v1_9_rank_mach.v
- mig_7series_v1_9_round_robin_arb.v
- clocking
- constraints
- _xmsgs
- Square_Root
- iseconfig
- Nexys4DdrUserDemo_Ise_project
- Nexys4DDR_ISE_Basic
- Nexys4DDRUserDemo
- 04.Tools
- VGA PS2 Board
- Bluetooth Slave UART Board
- template
- doc
